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首頁晶振行業動態 Vectron時鐘源和接口電路RTG4耐輻射FPGA的SerDes模塊的時鐘(REFCLK)輸入

Vectron時鐘源和接口電路RTG4耐輻射FPGA的SerDes模塊的時鐘(REFCLK)輸入

來源：http://m.py519.com 作者：億金電子 2022年05月18
This Application Note describes various Vectron clock sources and interface circuits that can be used to drive the Reference Clock (REFCLK) Inputs of the SerDes Blocks of the RTG4 radiation-tolerant FPGA.
The Microchip RTG4 (Radiation-Tolerant Generation4) FPGA (Field Programmable Gate Array) can receive clock signals in two types of clock inputs:
1. Clock signals into the RTG4 general purpose and dedicated clock input pins, for use as a clock to the logic in the Digital Fabric.
2. Clock signals into the SerDes Blocks Reference Clock input pins, which input a reference clock for use by the dedicated high-speed SerDes Blocks on chip.
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DSC1103CE1-156.2500T DSC1103 156.25MHz
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DSC1122BE1-156.2500T DSC1122 156.25MHz
DSC1122BE1-156.2500T DSC1122 156.25MHz
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Of the two types of clock inputs, RTG4 REFCLK Inputs will be examined for this Application Note. The RTG4 REFCLK Inputs can be programmed by a FPGA designer to one of the various receiver types (differential or single-ended signal), and each has logic level requirements that will need direct interface or translation interface circuit connections to work properly when used with a standard clock driver (See Table 3). Information for providing clock input to the RTG4 Digital Fabric (type ‘1’ above) is not presented here, but it can be connected with a standard driver clock the same as providing clock input to the RTG4 REFCLK receivers.
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DSC1103DI5-171.8181T DSC1103 171.8181MHz
DSC1103DI5-171.8181T DSC1103 171.8181MHz
DSC1103DI5-171.8181 DSC1103 171.8181MHz
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DSC1102CI5-150.0000T DSC1102 150MHz
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DSC1123BI5-156.2500T DSC1123 156.25MHz
DSC1123BI5-156.2500T DSC1123 156.25MHz
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DSC1103CL5-106.2500T DSC1103 106.25MHz
DSC1103CL5-106.2500T DSC1103 106.25MHz
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DSC1124CI1-156.2500TA DSC1124 156.25MHz
DSC1124CI1-156.2500TA DSC1124 156.25MHz
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MX553BBA312M500 MX55 312.5MHz
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DSC1001DL5-025.0000 DSC1001 25MHz
In addition to listing and discussing these devices, this Application Note also summarizes the RTG4 REFCLK Inputs specification logic levels required for the clock source drivers with output logic levels presented in Table 3. The Application Note also shows setups and measurements with some typical waveforms tested in the RTG4 DevKit, to provide confidence that the solutions do work in hardware.
DSC1001CE2-006.0000 DSC1001 6MHz
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DSC6083HE1A-032K800T DSC60XX 32.8kHz
DSC6083HE1A-032K800T DSC60XX 32.8kHz
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DSC6011HI1A-002.5000T DSC60XX 2.5MHz
DSC6011HI1A-002.5000T DSC60XX 2.5MHz
DSC6013HI1A-002.5000T DSC60XX 2.5MHz
DSC6013HI1A-002.5000T DSC60XX 2.5MHz
DSC6013HI1A-002.5000T DSC60XX 2.5MHz
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DSC6083HI2A-002K000T DSC60XX 2kHz
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本應用筆記描述了可用于驅動 RTG4 耐輻射 FPGA 的 SerDes 模塊的參考時鐘 (REFCLK) 輸入的各種 Vectron 時鐘源和接口電路。
Microchip RTG4 (Radiation-Tolerant Generation4) FPGA (Field Programmable Gate Array) 可以在兩種類型的時鐘輸入中接收時鐘信號：
1. 時鐘信號進入 RTG4 通用和專用時鐘輸入引腳，用作數字結構中邏輯的時鐘。
2. 時鐘信號進入 SerDes 模塊參考時鐘輸入管腳，該管腳輸入參考時鐘，供片上專用高速 SerDes 模塊使用。
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DSC6101JI2A-048.0000 DSC6100 48MHz
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DSC6101JI2A-027.0000 DSC6100 27MHz
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DSC1121CI2-025.0000 DSC1121 25MHz
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DSC1001DI1-012.0000 DSC1001 12MHz
在這兩種類型的時鐘輸入中，RTG4 REFCLK 輸入將在本應用筆記中進行檢查。 RTG4 REFCLK 輸入可由 FPGA 設計人員編程為各種接收器類型之一（差分或單端信號），并且每個都具有邏輯電平要求，需要直接接口或轉換接口電路連接才能在與標準時鐘驅動器。此處未介紹為 RTG4 數字結構（上述類型“1”）提供時鐘輸入的信息，但它可以與標準驅動器時鐘連接，就像為 RTG4 REFCLK 接收器提供時鐘輸入一樣。
DSC1001DI1-048.0000 DSC1001 48MHz
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DSC1001BE2-010.0000 DSC1001 10MHz
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DSC1033CI1-001.0000 DSC1033 1MHz
DSC1004AI2-001.0000 DSC1004 1MHz
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DSC1001DI1-038.4000 DSC1001 38.4MHz
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DSC1001CI2-008.1920 DSC1001 8.192MHz
DSC1001AI1-033.0000 DSC1001 33MHz
DSC1001BI1-010.0000 DSC1001 10MHz
除了列出和討論這些器件外，本應用筆記還總結了時鐘源驅動器所需的 RTG4 REFCLK 輸入規范邏輯電平，輸出邏輯電平應用筆記還展示了一些典型波形的設置和測量，在RTG4 DevKit，提供解決方案在硬件中工作的信心。
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DSC1001AI2-001.0000 DSC1001 1MHz
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DSC1001BI1-040.0000 DSC1001 40MHz
DSC1001BI1-050.0000 DSC1001 50MHz
DSC1001BI2-024.5760 DSC1001 24.576MHz
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DSC1001CI2-025.0000 DSC1001 25MHz
DSC1001CE2-012.0000 DSC1001 12MHz
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DSC1121CM1-024.0000 DSC1121 24MHz
DSC1121CM1-050.0000 DSC1121 50MHz
CLOCKS FOR DRIVING RTG4 FPGA REFCLK INPUTS
The following Vectron differential signal crystal oscillators are recommended for use with the RTG4 FPGA REFCLK receivers:
• LVDS
- DOC203679, Oscillator Specification, Hybrid Clock for Hi-Rel Standard, LVDS Output
- DOC206903, Oscillator Specification, Hybrid Clock for Hi-Rel Standard, 300krad Tolerant, LVDS Output
• LVPECL
- DOC203810, Oscillator Specification, Hybrid Clock for Hi-Rel Standard, LVPECL Output
• CMOS
- OS-68338, Oscillator Specification, Hybrid Clock, Hi-Rel Standard, CMOS Output (3.3V supply, 100krad)
- DOC206379, Oscillator Specification, Hybrid Clock for Hi-Rel Standard, 300krad Tolerant CMOS (3.3V supply, 300krad)
- DOC204900, Oscillator Specification, Hybrid Clock for Hi-Rel Standard, High Frequency CMOS (2.5V/3.3V supply, 100krad)
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DSC1001CL1-016.0000 DSC1001 16MHz
DSC1003CI2-050.0000 DSC1003 50MHz
DSC1001CL1-033.3333 DSC1001 33.3333MHz
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DSC1124CE1-010.2400 DSC1124 10.24MHz
DSC1001CI2-150.0000 DSC1001 150MHz
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DSC1033DI1-080.0000 DSC1033 80MHz
DSC1001CI5-016.3840 DSC1001 16.384MHz
DSC1001BE1-125.0000 DSC1001 125MHz
DSC1001CI5-060.0000 DSC1001 60MHz
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DSC1001DI1-012.8000 DSC1001 12.8MHz
DSC1004DI2-016.0000 DSC1004 16MHz
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DSC1001DI2-031.2500 DSC1001 31.25MHz
DSC1001DI2-037.1250 DSC1001 37.125MHz
用于驅動 RTG4 FPGA REFCLK 輸入的時鐘
建議將以下 Vectron 差分信號晶體振蕩器與 RTG4 FPGA REFCLK 接收器一起使用：
• LVDS
- DOC203679，振蕩器規范，用于 Hi-Rel 標準的混合時鐘，LVDS 輸出
- DOC206903，振蕩器規范，用于 Hi-Rel 標準的混合時鐘，300krad 容差，LVDS 輸出
• LVPECL
- DOC203810，振蕩器規范，用于 Hi-Rel 標準的混合時鐘，LVPECL 輸出
• CMOS
- OS-68338，振蕩器規格，混合時鐘，Hi-Rel 標準，CMOS 輸出（3.3V 電源，100krad）
- DOC206379，振蕩器規范，用于 Hi-Rel 標準的混合時鐘，300krad 容限 CMOS（3.3V 電源，300krad）
- DOC204900，振蕩器規范，用于 Hi-Rel 標準的混合時鐘，高頻 CMOS（2.5V/3.3V 電源，100krad）
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DSC1121DI2-125.0000 DSC1121 125MHz
DSC1001CL2-030.0000 DSC1001 30MHz
DSC1003DL5-020.0000 DSC1003 20MHz
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DSC1030CI1-026.0000 DSC1030 26MHz
DSC1001BL2-020.0000 DSC1001 20MHz
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DSC1001CI5-033.3300 DSC1001 33.33MHz
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